Как в hyperlynx добавить via

Эффективное использование HyperLynx DRC в маршруте проектирования печатных плат

HyperLynx® DRC выполняет проверку электрических правил проектирования печатных плат, связанных с электромагнитными помехами, электромагнитной совместимостью, целостностью сигнала и целостностью питания. HyperLynx DRC включает в себя базовый набор проверок и предлагает широкие возможности по их настройке и созданию новых правил. В HyperLynx DRC реализована объектная модель автоматизации (AOM) при доступе к объектам базы данных проекта, что дает возможность глубокого анализа геометрии данных объектов. Это позволяет разрабатывать комплексные правила проверки топологии со многими переменными. Благодаря поддержке VBScript и JavaScript, подробной документации по стандартам кодирования AOM и DRC и встроенной среде отладки скриптов HyperLynx DRC ускоряет анализ проекта за счет автоматизации проверок.

ВВЕДЕНИЕ

Современные продукты становятся все более сложными, а стоимость и время их проектирования сокращаются. Например, последние поколения памяти, такие как DDR3 или DDR4, требуют трассировки дифференциальных пар для строба и тактовых сигналов. Между парами должна быть одинаковая длинна проводников. Если пара проходит через дифференциальные переходные отверстия, то расстояние от источника сигнала до этих отверстий необходимо строго контролировать. Дифференциальные пары широко используется в высокоскоростных интерфейсах, таких как PCI Express, USB, HDMI и SATA, многие из которых работают на частоте более 1 ГГц.

Анализ целостности сигналов получил широкое распространение, начиная со второй половины 1980-х годов. Сегодня моделирование целостности сигналов становится важной частью маршрута проектирования, а по мере роста скоростей в современных схемах это становиться необходимостью. При проведении моделирования также необходимо наличие сигнальных моделей устройств, таких как IBIS, SPICE, HSPICE, Touchstone и т.д.

Электромагнитное моделирование стало широко применяться с 1990-х годов из-за ужесточения требований FCC (Федеральная комиссия США по связи). Оценка электромагнитного излучения, электромагнитных полей в трехмерной симуляции также важна и требует экспертных знаний в области моделирования подложки.

Трехмерная симуляция занимает довольно много времени. Кроме этого требуется техническая экспертиза симуляции и поиск исправления. Для проведения экспертного анализа в самые сжатые сроки был разработан метод, основанные на правилах.

ПРОЦЕСС ВЕРИФИКАЦИИ

Давайте рассмотрим процесс проверки дизайна в HyperLynx DRC. Когда вы запускаете HyperLynx DRC (Рис. 1), то загружается набор параметров по умолчанию. Загружаются группы правил, параметры для каждого правила в группе и объекты, которые должны быть проверены правилами. Настройки автоматически генерируются системой в настройках вашей среды.

Рис. 1 Маршрут верификации проекта

ГРУППЫ ПРАВИЛ И ПАРАМЕТРЫ

Таблица 1 Правила и их параметры

В крайне правом столбце таблицы 1 отображается пять групп правил. Группа DDR4 CLK / DQS отвечает за сигналы синхронизации и строба DDR4. В этих сигналах используются дифференциальные пары, поэтому эта группа правил имеет действующие правила «Diff Impedance» (дифференциальный импедансе), «# of through through holes» (количество переходных отверстий) и «Reference plane change» (смена опорного слоя). Группа правил DDR4 DQ / ADD — это группа правил для шин адреса и данных DDR4. Поскольку это одиночные трассы, то для них используются правила «(Single Trace) Impedance” (импеданс).

100Ω ± 10% характеристический импеданс принят для дифференциальных пар клоков и стробов DDR4, при этом 90Ω ± 15% рекомендуется для USB2.0. Перед началом моделирования необходимо изменить значение параметров, на основе которых будут проверяться объекты топологии.

Как вы можете видеть одно и тоже правило может иметь разные значения в разных группах правил. Эти группы правил и настройки параметров сохраняются и будут повторно использованы для новой проверки.

Рисунок 2 показывает типовой процесс проектирования печатной платы. Проектирование началось с компоновки и продолжалось вплоть до завершающих процессов. В верхней части рисунка 3 верификация выполняется на последнем этапе. Это приводит к большому циклу повторных итераций, что значительно сказывается на производительности.

Рис. 2 Типовой процесс проектирования показан (сверху) и идеальный процесс проектирования, который может быть реализован при помощи HyperLynx DRC (снизу)

В нижней части рисунка 3 представлен идеальный процесс, в котором верификация проходит на каждом этапе маршрута проектирования. Для запуска нескольких симуляций их настройка должна быть достаточно простой и сама симуляция должна завершаться быстро.

Рисунок 4 показывает итоговый перечень правил, которые должны применяться на разных этапах проектирования. В этом маршруте трассировка критических сетей является вторым этапом, где еще отсутствуют плэйны. Поэтому невозможно точно рассчитать дифференциальный импеданс и импеданс с фактическим поперечным сечением проводников. Однако HyperLynx DRC может учитывать сплошную заливку в плэйнах, заданных в описании стека. Это позволяет вам проверить дизайн с помощью этих правил даже на этом самом раннем этапе разработки. Позже вы должны будете проверить импеданс или дифференциальный импеданс, когда плэйны будут полностью разработаны. На этом этапе проверка будет выполняться с учетом фактического наполнения слоев плэйн и областей сплошной заливки.

Хотя это не показано на рисунке 4 вам необходимо будет подготовиться два набора групп правил – один набор для раннего этапа разработки и второй для поздней фазы. Первая группа содержит правила импеданса, дифференциального импеданса и количества переходных отверстий, в другую группу входят те же правило, но вместо количества переходных отверстий здесь участвует правило смены опорного слоя.

Рис. 3 Использование набора правил для проверки проекта на ранних стадиях проектирования устраняет излишние итерации. Тот же группы правил могут применяться несколько раз с различными настройками параметров.

Рис. 4 Установить сплошные плэйны можно через параметр AssumeSolidPlanes. Эта настройка может храниться как параметр правила

Требуется ли учитывать или нет сплошную заливку плейнов – это настраивается в параметрах правил. Вы можете установить значение «Да» или «Нет», как показано на рисунке 4. Реальные медные полигоны могут быть достаточно сложными (Рисунок 5), но основная стратегия заключается в оптимизации структуры полигонов для обеспечения надлежащего импеданса в соответствии с требованиями.

Рис. 5 Импеданс может быть рассчитан на ранней стадии проектирования, если принимать во внимание сплошную заливку плэйнов, заданных в стеке

ЧТО ТАКОЕ СПИСОК ОБЪЕКТОВ?

Одной из важных характеристик HyperLynx DRC является концепция списка объектов. Объекты, к которым применяются правила, могут оказывать существенное влияние на производительность и точность полученных результатов.

Правило дифференциального импеданса, рассмотренное на рисунке 3, имеет разные значения для DDR4, PCIe, HDMI и USB. Например, если вы запускаете проверку со значение 100 Ом для всей платы, то программа покажет нарушения на множестве дифференциальных пар, которые не входят в DDR4. Эти «ложные нарушения» могут обрушить вашу производительность. Решение этой проблемы заключается в создании списка, который будет содержать только те объекты, которые вы хотите проверить с помощью правила. Например, это создание списка объектов с именем «DDR4_CLK», который будет содержать только цепи DDR4. Если применить правило импеданса к этому списку, то проверка пройдет только для цепей DDR4.

Рисунок 6 показывает пример того, как используется список объектов с названием PCIe2. При использовании правила именования в этом объекте автоматически появляются трассы, название которых начинается на «pcie».

Рисунок 7 иллюстрирует как применяется правило к выбранному списку объектов. В окне настроек дифференциального импеданса мы изменили значение параметра Applied To (область действия) с «Whole Board» (вся плата) на «Object list» (список объекта) и задали название объекта «PCIe2».

Эти свойства и правила наименования списка объекта также сохраняются. Повторное использование файла с настройками позволит вам автоматизировать процесс проверки, которая настраивается в специальном правиле со специфическим набором параметров по отношению к выбранному объекту. Это позволяет увеличить количество проверок.

Рис.6. Пример списка объектов

Рис. 7. Назначение правила на список объектов

ВЫВОДЫ

HyperLynx DRC является интуитивным, высокоточным и гибким инструментом. При помощи HyperLynx DRC вы можете параллельно с процессом разработки проводить верификацию проекта, исключая возможные доработки и значительно повышая свою производительность. Кроме того, это позволяет инженерам находить проблемы в проекте, которые требуют быстрой и своевременной симуляции, что поможет вам повысить качество проекта.

ССЫЛКИ

Для дополнительной информации о HyperLynx DRC посетите страницу

Хотите попробовать HyperLynx в дейстивии? Посетите облако

HyperLynx Connector for Altium Designer

The HyperLynx Connector from Sintecs tightly integrates Altium Designer for PCB layout and HyperLynx from Siemens EDA for signal integrity and power integrity. The Connector is a menu item add-in (embedded “HyperLynx”) providing support to set up simulation database, models, and stackup and launch for HyperLynx natively from within Altium Designer environment. The Connector brings full-featured signal/power integrity analyses and verification from Siemens EDA to every Altium user while a user can stay in the familiar environment.

The Connector leverages HyperLynx SI ALT ease of use and automated workflows, making complex SI analysis and PI analysis tasks accessible to the layout engineer while still providing the detailed modeling and simulation accuracy demanded by signal integrity experts.

Features

• HyperLynx Connector application is completely free of charge
• The HyperLynx Connector for Altium tightly integrates Siemens EDA HyperLynx SI ALT for full feature signal integrity analysis.
• The HyperLynx Connector is an Altium Designer menu item add-in enabling the setup and launch of HyperLynx from within the Altium user environment.

Downloads

• HyperLynx Connector overview leaflet
• HyperLynx Connector application User Guide

Gallery

System Requirements

• Windows 10/11 x64
• Pre-installed Altium Designer 21 or older
• Pre-installed HyperLynx SI

Проектирование принципиальных схем и печатных плат в программной среде Mentor Graphics PADS 9.5.
Посттопологический анализ целостности сигналов высокоскоростных печатных плат в HyperLynx. Часть 1

В маршруте проектирования Mentor Graphics PADS средства анализа высокоскоростных печатных плат представлены утилитой BoardSim, которая входит в состав программы HyperLynx. В статье дан обзор средств посттопологического анализа модуля BoardSim, подробно рассматривается быстрый анализ (Quick analysis) и детальное моделирование (Detailed simulations) цепей печатной платы в пакетном режиме Batch Mode, а также работа с мастером согласования Terminator Wizard.

Введение

На сегодня система проектирования радиоэлектронной аппаратуры Mentor Graphics является одной из самых мощных систем автоматизированного проектирования электронных устройств. Mentor Graphics PADS представляет собой пакет специализированных модулей, которые охватывают все этапы разработки печатных плат. В состав системы включен модуль анализа высокоскоростных печатных плат HyperLynx, позволяющий выполнять пред- и посттопологический анализ целостности сигналов.

HyperLynx — это полный набор средств моделирования и верификации схем, включая проекты с высокоскоростными сигналами. Это программа для проведения электромагнитного и теплового анализа, анализа целостности сигналов и питания, аналогового моделирования. Средства анализа целостности питания, анализа по постоянному току и импеданса позволяют добиться наилучших результатов при планировании цепей питания проекта. Тепловой анализ и аналоговое моделирование обеспечивают разработчика инструментами анализа различных режимов работы, помогая выбрать лучший, оптимальный и качественный. HyperLynx дает советы по взаимному расположению компонентов, выполняет моделирование печатной платы. В состав программы входят следующие модули:

• LineSim — программа предтопологического анализа, которую можно использовать для анализа цепей на целостность сигналов, перекрестные помехи и электромагнитную совместимость.
• BoardSim — программа посттопологического анализа, предназначенная для анализа целостности сигналов, наводок и электромагнитной совместимости (ЭМС), когда доступна топологическая информация.

Посттопологический анализ включает максимально полное исследование системы на наличие проблем целостности сигналов с учетом реальной трассировки, геометрических размеров и положений компонентов, взаимного расположения компонентов.

Обзор модуля BoardSim

Модуль BoardSim предназначен для посттопологического анализа целостности сигналов и работает с законченной топологической информацией. В данный модуль может быть загружен проект платы, разработанный практически в любом современном пакете проектирования, поскольку большинство популярных продуктов для проектирования печатных плат имеет трансляторы в формат HyperLynx.

Для того чтобы открыть подготовленный для посттопологического анализа проект платы в BoardSim, необходимо запустить программу HyperLynx (рис. 1) и выбрать в основном меню File команду Open Board или на панели инструментов в верхней части программы нажать на кнопку Open BoardSim Board. В результате выполненных действий будет открыто окно проводника Windows, в котором можно выбрать файл печатной платы в формате *.hyp (формат HyperLynx). Выполнить трансляцию файла печатной платы можно при помощи команды основного меню File/New Board (Run PCB Translator), в результате откроется окно проводника Windows, в котором можно выбрать предназначенный для трансляции файл печатной платы. При этом для трансляции доступны файлы следующих форматов:

• *.dsn (Specctra DSN Files);
• *.pcb (Accel EDA Files);
• *.a_b (Cadence Allegro ASCII Files);
• *.prt (Mentor Board Station Files);
• *.paf (Visula Files);
• *.bsf (Zuken CR‑3000 Files);
• *.pcf (Zuken CR‑5000 BD Files);
• *.odb (ODB Gateway Files).

Рис. 1. Окно программы HyperLynx

После того как файл в окне проводника выбран, нажмите на кнопку «Открыть», в результате будет открыто окно Translate File (рис. 2), в котором в поле File to translate отображен путь к выбранному файлу. На этом этапе трансляции при необходимости можно выбрать другой файл печатной платы, нажав на кнопку Browse (при этом будет снова открыто окно проводника Windows). Для выполнения трансляции используйте в окне Translate File кнопки:

• Translate— только для преобразования файла печатной платы в формат .hyp;
• Translate & Open— для преобразования файла печатной платы в формат .hyp и автоматического открытия его в BoardSim.

Рис. 2. Окно Translate File

На рис. 3 представлен законченный проект печатной платы в PADS Layout и этот же проект после его трансляции в программную среду HyperLynx BoardSim.

Рис. 3. Проект печатной платы в:
а) PADS Layout;
б) HyperLynx BoardSim

В BoardSim имеются средства расчета полных сопротивлений проводников с учетом многослойной структуры платы, оценки степени согласования их с нагрузкой и оптимизации топологии для решения проблемы целостности сигналов.

Используя возможности Quick Analysis («Быстрый анализ») в Batch Mode («Пакетный режим») — рис. 4, можно быстро распознать и назначить приоритеты горячих точек для целостности сигналов и помех, а также цепей, требующих дополнительного согласования. После чего можно запустить Terminator Wizard («Мастер согласования») — рис. 5 или добавить Quick Terminators («Быстрые оконечные нагрузки») — рис. 6 для улучшения качества сигнала, а затем произвести интерактивное моделирование целостности сигналов и ЭMC для оптимизации проекта. В итоге можно промоделировать все критические цепи в пакетном режиме и сделать это перед реализацией проекта для изготовления прототипа.

Рис. 4. Установки Quick Analysis в пакетном режиме Batch Mode

Рис. 5. Окно мастера Terminator Wizard

Рис. 6. Диалоговое окно добавления оконечных нагрузок

Quick Analysis используется и для быстрого сканирования всей платы на обнаружение цепей с рисками. Quick Analysis осуществляет проверку каждой цепи во всех подсхемах платы. При выполнении Quick Analysis не производится детального моделирования. Вместо этого для прогнозирования рисков целостности сигналов и наводок применяются алгоритмы экспертной системы. После идентификации цепей с высоким риском в Quick Analysis можно переходить к детальному моделированию выбранных цепей (выполнить моделирование целостности сигналов и/или ЭМС).

Для проверки и редактирования стека слоев платы предназначен Stackup Editor (рис. 7). Stackup Editor в BoardSim можно использовать для изменения порядка сигнальных слоев (например, передвинуть слой TOP на внутренний слой), назначения слоям цвета, толщины и других свойств, изменения свойств диэлектрика и проводимости металла. При проведении изменений импеданс рассчитывается с помощью стандартной ширины трасс на данном слое и отображается в диалоге Stackup Editor.

Рис. 7. Редактор стека слоев Stackup Editor

Интерактивный симулятор Digital Oscilloscope применяется для анализа характеристики целостности сигналов и наводок. Каждая цепь моделируется с использованием информации передающей линии, сгенерированной анализатором полей. На рис. 8 представлен результат анализа выбранной цепи печатной платы при помощи цифрового осциллографа модуля BoardSim в виде глазковой диаграммы и стандартного отображения формы сигнала.

Рис. 8. Результат анализа цепи печатной платы при помощи цифрового осциллографа модуля BoardSim в виде:
а) глазковой диаграммы;
б) стандартного отображения формы сигнала

Симулятор электромагнитной совместимости Spectrum Analyzer (рис. 9) в BoardSim предназначен для оценки характеристик ЭМС единичных трасс платы. В отличие от LineSim, где Spectrum Analyzer вынужден делать предположения о местоположении сегментов цепи, в BoardSim доступна вся информация о местоположении и ориентации всех сегментов трассировки. Это означает, что в BoardSim при помощи Spectrum Analyzer можно вычислить электромагнитное излучение как для каждого сегмента трассы, так и общее для всей цепи. Общее электромагнитное излучение платы рассчитать нельзя, поскольку время переключения передатчиков (относительно друг друга) обычно достаточно подробно неизвестно и может изменяться от одного цикла синхронизации к другому.

Рис. 9. Анализ электромагнитной совместимости при помощи анализатора спектра Spectrum Analyzer

BoardSim содержит утилиту для проведения теплового анализа (ThermalSim) — рис. 10, полезную для создания тепловой модели платы и регулирования системы охлаждения разрабатываемого устройства для надежной работы конструкции.

Рис. 10. Окно утилиты для проведения теплового анализа платы

После проведения теплового анализа и выявления проблемных областей разработчик на основе возможных решений может внести необходимые изменения в проект платы и повторно запустить ThermalSim для дополнительного моделирования и определения результативности предпринятых решений. Работа с данной утилитой была подробно рассмотрена в [3].

Средства посттопологического анализа модуля BoardSim системы HyperLynx

Одна из самых насущных задач для разработчика электронных систем — заранее проанализировать, насколько надежно будет сконструированная им электрическая схема работать при реализации ее на печатной плате — дойдет ли сигнал от источника к приемнику в нужное время и с нужным качеством (то есть задача оценки целостности сигнала на печатной плате). Это важно, поскольку чем раньше в цикле проектирования будут найдены и устранены проблемы, связанные с целостностью сигналов, тем меньше окажутся затраты на устранение этих проблем на этапах физического прототипирования и производства. Определив причины нарушений целостности сигналов, можно уменьшить риск их возникновения. Набор инструментов анализа программы BoardSim предназначен для определения этих нарушений, причин их возникновения и нахождения решений проблем целостности сигналов при разработке быстродействующих устройств.

Анализ печатной платы в пакетном режиме Batch Mode

Batch Mode Wizard можно использовать для обнаружения цепей печатной платы, имеющих риски наличия проблем целостности сигналов, а также для получения общей информации обо всех цепях проекта в виде текстового отчета. Запуск анализа производится при помощи команды основного меню Simulate SI/Run Generic Batch Simulation (Batch-Mode Wizard) или нажатием кнопки Run Generic Batch Simulation (Batch-Mode Wizard) панели инструментов BoardSim, в результате будет открыто окно Batch Mode Setup — Overview (рис. 11). При этом проект печатной платы в BoardSim должен быть уже загружен.

Рис. 11. Окно Batch Mode Setup — Overview

В верхней части окна Batch Mode Setup — Overview находится поле Result files from previous analysis, в котором при помощи кнопки Open можно открыть для просмотра файлы отчета предыдущих анализов проекта печатной платы.

В этом окне расположено еще два поля:

• Detailed simulations — набор опций для детального моделирования;
• Quick analysis — набор опций для быстрого анализа.

Выбор опций производится путем установки флажков в нужных чекбоксах.

Quick analysis производит проверку каждой цепи во всех подсхемах платы, его можно использовать для быстрого сканирования всей платы на обнаружение цепей с рисками. При выполнении Quick analysis не производится детальное моделирование, а для прогнозирования рисков целостности сигналов и наводок используются алгоритмы экспертной системы.

В поле Quick analysis окна Batch Mode Setup — Overview доступны для выбора следующие опции:

• Show signal-integrity problems caused by line lengths (Terminator Wizard) — определение цепей, длина которых больше критической, что влияет на целостность сигналов. В процессе настройки параметров данного анализа разработчику предоставляется возможность указать на необходимость не включать в отчет цепи, имеющие резистор (то есть согласованные цепи), — чекбокс Do not report length violations if any resistors found on net в поле Report these Terminator Wizard warnings окна Batch Mode Setup — Terminator Wizard (рис. 12а). Также в случае выбора этой опции в отчет будут включены компоненты, которые соединяются слишком длинными цепями;
• Suggest termination changes and optimal values (Terminator Wizard) — расчет оптимальных значений согласования. Впроцессе настройки параметров данного анализа в поле Include this terminator-suggestion information окна Batch Mode Setup — Terminator Wizard разработчик может задать необходимость включить в отчет информацию о входных емкостях интегральных микросхем (чекбокс Total IC input capacitance) и эффективных импедансах трасс (чекбокс Effective trace impedance) — рис. 12б;
• Show crosstalk strength estimates, sorted by largest crosstalk value — определение интенсивности наводки для выявления цепей-агрессоров. При этом впроцессе настройки параметров данного анализа разработчику в поле Nets in the Quick Analysis crosstalk-strength report окна Batch Mode Setup — Set Options for Crosstalk Analysis будет предоставлена возможность указать необходимость включить в отчет только цепи, перекрестные помехи которых превышают электрический порог (переключатель Only nets whose crosstalk exceeds the electrical threshold), или все цепи платы (переключатель All nets) — рис. 13;
• Show component changes — показать изменения компонентов;
• Show net changes — показать изменения цепей;
• Show new component (i.e., Quick Termina-tors) — показать новые компоненты;
• Show stackup — показать стек слоев печатной платы;
• Show interconnect statistics (lengths, R, L, C and impedances) — включить вотчет информацию о каждой цепи. При этом в процессе настройки параметров данного анализа разработчику в поле Data in the “Interconnect Statistics” section окна Batch Mode Setup — Quick-Analysis Interconnect Statistics посредством установки флажков в чекбоксах (рис. 14) будет предоставлена возможность задать отображение в отчете следующих характеристик цепей: минимальный и максимальный импеданс трассы (чекбокс Min & max trace impedance), общую длину трассы (чекбокс Total trace length), общую емкость трассы (чекбокс Total trace capacitance (w/o ICs), общую индуктивность трассы (чекбокс Total trace inductance), общее сопротивление трассы (чекбокс Total trace resistance), средний импеданс трассы (чекбокс Average trace impedance), общую задержку трассы (чекбокс Total trace delay (copper only; w/o ICs));
• Show counts (components, segments, nets, etc.) — определение числа сегментов, приемников и передатчиков, компонентов для каждой цепи проекта печатной платы.

Рис. 12. Окно Batch Mode Setup — Terminator Wizard:
а) не включать в отчет цепи, имеющие резистор;
б) включить в отчет информацию о входных емкостях интегральных микросхем и эффективных импедансах трасс

Рис. 13. Окно Batch Mode Setup — Set Options for Crosstalk Analysis

Рис. 14. Окно Batch Mode Setup — Quick-Analysis Interconnect Statistics

Каждая выбранная опция добавляет информацию в файл отчета. Выполним при помощи Quick analysis проверку проекта печатной платы на наличие цепей, длина которых больше критической, для чего откроем окно Batch Mode Setup — Overview, установим в поле Quick analysis флажок в чекбоксе Show signal-integrity problems caused by line lengths (Terminator Wizard) (все остальные флажки в чекбоксах окна в этом случае должны быть сняты) и нажмем на кнопку «Далее». В результате выполненных действий будет открыто окно Batch Mode Setup — Select Nets and Constraints for Quick Analysis (рис. 15), в котором в поле Nets for Quick Analysis находится кнопка Quick Analysis Nets Spreadsheet. Данная кнопка предназначена для открытия таблицы цепей проекта печатной платы (рис. 16). Если в анализ должны быть включены все цепи проекта, переходите к следующему шагу настройки параметров, в противном случае нажмите на эту кнопку. В результате будет открыто окно Batch Mode Setup — Net-Selection Spreadsheet. В центральной части этого окна находится таблица цепей проекта, в которой посредством установки/снятия флажков в чекбоксах выполняется выбор цепей для анализа. Таблица содержит следующие поля:

• Net Name— название цепи;
• Width (um)— ширина цепи;
• Length (cm)— длина цепи;
• QA Enable— установка флажка в чекбоксе в данном поле означает разрешение анализа выбранной цепи.

Рис. 15. Окно Batch Mode Setup — Select Nets and Constraints for Quick Analysis

Рис. 16. Выбор цепей печатной платы для быстрого анализа в окне Batch Mode Setup — Net-Selection Spreadsheet

В правом нижнем углу окна расположены две кнопки: Disable All и Enable All, при помощи которых можно снять или установить все флажки в чекбоксах поля QA Enable. С помощью поля Filter выполняется поиск в таблице нужной цепи. После того как цепи для анализа выбраны, нажмите на кнопку ОK, а затем на кнопку «Далее» в окне Batch Mode Setup — Select Nets and Constraints for Quick Analysis. На следующем этапе настройки параметров анализа необходимо в окне Batch Mode Setup — Default IC Model Settings (рис. 17) в поле Default IC characteristics (характеристики интегральных схем по умолчанию) задать следующие значения:

• Rise/fall time— время нарастания/спада;
• Output impedance— выходное сопротивление;
• Input capacitance— входная емкость;
• Switching range— переключение диапазона.

Рис. 17. Настройка параметров моделей интегральных схем в окне Batch Mode Setup — Default IC Model Settings

После чего нажмите кнопку «Далее». В открывшемся окне Batch Mode Setup — Terminator Wizard в поле Report these Terminator Wizard warnings можно указать необходимость не включать в отчет цепи, имеющие резистор. Для этого нужно установить флажок в чекбоксе Do not report length violations if any resistors found on net. Для перехода к следующему шагу настройки параметров анализа необходимо нажать кнопку «Далее». В результате будет открыто окно Batch Mode Setup — Select Audit and Reporting Options (рис. 18), в котором указывается название файла отчета (поле File name в верхней части окна) и путь к директории его размещения на диске компьютера (поле Save to directory в нижней части окна). Возможность указать директорию появляется после установки флажка в чекбоксе Save waveforms. Если флажок снят, то поле Save to directory недоступно, а файл отчета в формате *.rpt по умолчанию будет сохранен в одной папке с проектом платы. Если все параметры заданы, нажмите кнопку «Далее», в результате чего будет открыто окно Batch Mode — Run Simulation and Show Results (рис. 19), в котором показаны индикаторы процесса выполнения анализа. Здесь при помощи кнопки «Назад» можно вернуться к предыдущим этапам настройки анализа для внесения изменений в уже заданные настройки. Если же все параметры указаны верно, нажмите на кнопку «Готово» для запуска анализа. При удачном завершении анализа будет получен файл отчета, который откроется автоматически для просмотра. В файле выводится общая информация о проекте печатной платы (рис. 20а): общее количество цепей (Total number of nets), общее число компонентов (Total number of components), температура платы (Board temperature), характеристики интегральных схем (Default IC model). Кроме того, отображается информация о выбранных для анализа цепях (рис. 20б): оценка длины цепи (при этом если длина цепи больше критической, будет выдано уведомление Net too long — цепь слишком длинная), длина цепи (found length) и максимальная рекомендуемая длина цепи (max. recommended length). Как видно из рис. 20б, в полученном отчете отмечено, что цепь А1 имеет длину 6,059 см, то есть больше критической, рекомендуемая длина для этой цепи 5,6 см. В отчете эта информация записана следующим образом:

NET = A1 TERMINATION VIOLATIONS ---------------------------------------- ** Warning(Severe) ** Net too long! found length . 006.059 cm max. recommended length . 005.600 cm

Рис. 18. Назначение директории размещения и названия файла отчета в окне Batch Mode Setup — Select Audit and Reporting Options

Рис. 19. Окно Batch Mode — Run Simulation and Show Results

Рис. 20. Файл отчета анализа Show signal — Integrity problems caused by line lengths (Terminator Wizard):
а) общая информация о проекте печатной платы;
б) информация о выбранных для анализа цепях, длина которых превышает критическое значение;
в) информация о цепи, длина которой не превышает критическое значение;
г) информация о дате запуска анализа и общем времени его выполнения

Длина цепи $$$2 не превышает критического значения. В этом случае для такой цепи в файле отчета будут отсутствовать предупреждающие сообщения и появится лишь информация о целостности сигнала (рис. 20в):

NET = $$$2 SIGNAL-INTEGRITY STATISTICS ------------------------------------ termination type . No termination found Net has no driver assigned! Using default driver rise/fall time Use driver IC model for more accurate results

Также файл отчета содержит информацию о дате запуска анализа и общем времени, которое занял процесс его выполнения (рис. 20г).

После обнаружения цепей с высоким риском в Quick analysis можно переходить к детальному моделированию выбранных цепей. При этом посредством установки флажков в нужных чекбоксах можно задать выполнение моделирования целостности сигналов (чекбокс Run signal-integrity and crosstalk simulations on selected nets) и/или электромагнитной совместимости (чекбокс Run EMC simulations on selected nets). Детальное моделирование займет больше времени, чем быстрый анализ. Так же как и в Quick analysis в Detailed simulations, есть возможность выбора цепей для моделирования, для чего предусмотрена специальная таблица. Выборочное моделирование цепей сокращает время анализа.

Результаты Quick analysis показали, что цепи А0, А1, А2, А3 имеют длину больше критической, а это может негативно сказаться на целостности сигналов, которые передаются по ним. Выполним детальное моделирование целостности сигналов и перекрестных помех этих цепей, для чего откроем окно Batch Mode Setup — Overview и в поле Detailed simulations установим флажок в чекбоксе Run signal-integrity and crosstalk simulations on selected nets (все остальные флажки в чекбоксах окна в таком случае должны быть сняты). Отметим, что поле Detailed simulations содержит два чекбокса:

• Run signal-integrity and crosstalk simulations on selected nets (запуск моделирования целостности сигналов и перекрестных помех выбранных цепей);
• Run EMC simulations on selected nets (запуск моделирования электромагнитной совместимости выбранных цепей).

После выбора первой опции нажмем кнопку «Далее». В результате выполненных действий откроется окно Batch Mode Setup — Select Nets and Constraints for Signal-Integrity Simulation (рис. 21), в котором в поле Time limit устанавливается в минутах максимальное время выполнения проверки для каждой цепи. В поле Nets for SI simulation находится кнопка SI Nets Spreadsheet, предназначенная для открытия окна Batch Mode Setup — Net-Selection Spreadsheet (рис. 22). В центральной части этого окна находится таблица цепей проекта, в которой посредством установки/снятия флажков в чекбоксах выполняется выбор цепей для анализа. Таблица содержит следующие поля:

• Net Name— название цепи;
• Width (um)— ширина цепи;
• Length (cm)— длина цепи;
• SI Enable— установка флажка в чекбоксе в данном поле означает разрешение анализа выбранной цепи.

Рис. 21. Окно Batch Mode Setup — Select Nets and Constraints for Signal-Integrity Simulation

Рис. 22. Выбор цепей печатной платы для детального моделирования в окне Batch Mode Setup — Net-Selection Spreadsheet

Поля Ringback Delay (ps), Max. Rise/Fall Delay (ns), Min. Rise/Fall Delay (ns), Max. Rise/Fall Crosstalk (mV), Min. Fall Ringback (mV), Min. Rise Ringback (mV), Max. Fall SI Overshoot (mV), Max. Rise SI Overshoot (mV), Max. Dyn. Rail Overshoot Time (ps), Max. Fall Dyn. Rail Overshoot (mV), Max. Rise Dyn. Rail Overshoot (mV), Max. Fall Static Rail Overshoot (mV), Max. Rise Static Rail Overshoot (mV) предназначены для определения границ параметров, при превышении которых будут генерироваться сообщения об ошибках.

В правом нижнем углу окна расположены две кнопки: Disable All и Enable All, при помощи которых можно снять или установить все флажки в чекбоксах поля SI Enable. В поле Filter выполняется поиск в таблице нужной цепи. После того как цепи для анализа выбраны, нажмите на кнопку ОK, а затем на кнопку «Далее» в окне Batch Mode Setup — Select Nets and Constraints for Signal-Integrity Simulation. В результате будет открыт ряд окон, в которых задаются следующие параметры анализа целостности сигнала и перекрестных помех (переход между окнами выполняется при помощи кнопки «Далее»):

• установка параметров передатчиков/приемников— окно Batch Mode Setup — Set Driver/Receiver Options for Signal-Integrity Analysis (рис. 23а);
• установка задержки ипараметров передающей линии — окно Batch Mode Setup — Set Delay and Transmission-Line Options for Signal-Integrity Analysis (рис. 23б);
• установка параметров моделей интегральных схем по умолчанию (Rise/fall time — время нарастания/спада, Output impedance — выходное сопротивление, Input capacitance — входная емкость, Switching range — переключение диапазона) — окно Batch Mode Setup — Default IC Model Settings (рис. 23в);
• установка параметров анализа перекрестных помех — окно Batch Mode Setup — Set Options for Crosstalk Analysis (рис. 23г);
• настройка выполнения моделирования с потерями и моделирования с учетом емкостей и индуктивностей переходных отверстий — окно Batch Mode Setup — Set Options for Signal-Integrity and Crosstalk Analysis (рис. 23д). В случае моделирования быстродействующих проектов на задержку в цепи сильно влияют электромагнитные свойства переходных отверстий на ней. Моделирование можно проводить без учета переходных отверстий (флажок в чекбоксе Include via L and C снят, в результате чего сигнал на приемниках цепи будет с большей задержкой и большими искажениями) и с их учетом (флажок в чекбоксе Include via L and C установлен, в результате чего сигнал на приемниках цепи будет с меньшей задержкой и меньшими искажениями). Моделирование с потерями (чекбокс Simulate loss) рекомендуется использовать для сигналов с базовыми частотами 200–300 МГц и выше. Для более низких частот не рекомендуется выполнять это моделирование, так как оно приведет к замедлению времени общего моделирования, но никак не скажется на результатах;
• выбор названия файла отчета (поле File name в верхней части окна) и пути к директории его размещения на диске компьютера (поле Save to directory в нижней части окна) — окно Batch Mode Setup — Select Audit and Reporting Options (рис. 23е). Возможность указать директорию появляется после установки флажка в чекбоксе Save waveforms. Если флажок снят, то поле Save to directory недоступно, а файл отчета в формате *.rpt по умолчанию будет сохранен в одной папке с проектом платы;
• индикаторы процесса выполнения анализа — окно Batch Mode — Run Simulation and Show Results (рис. 23ж). Здесь при помощи кнопки «Назад» можно вернуться к предыдущим этапам настройки анализа и внести изменения в уже заданные настройки. Если же все параметры заданы верно, нажмите на кнопку «Готово» для запуска анализа.

Рис. 23. Настройка параметров анализа целостности сигнала и перекрестных помех:
а) установка параметров передатчиков/приемников;
б) установка задержки и параметров передающей линии;
в) установка параметров моделей интегральных схем по умолчанию;
г) установка параметров анализа перекрестных помех
д) настройка выполнения моделирования с потерями и моделирования с учетом емкостей и индуктивностей переходных отверстий;
е) выбор названия файла отчета и пути к директории его размещения на диске компьютера;
ж) индикаторы процесса выполнения анализа

В результате удачного завершения анализа будет получен файл отчета в формате *.rpt, который можно открыть для просмотра при помощи текстового редактора «Блокнот» (рис. 24). При обнаружении нарушений в файле выводятся предупреждающие сообщения. К примеру, для цепи А1 в файле отчета была сделана следующая запись, которая указывает цепи, являющиеся причиной паразитных наводок, выявленные во время симуляции, и отсутствие модели интегральной схемы, в результате чего дальнейшая симуляция невозможна:

NET = A1 Nets coupled during crosstalk simulation = A2, A0 Nets coupled during high-accuracy simulation = A2, A0 ** Warning(Severe) ** Missing IC model(s); unable to simulate ** Warning(Severe) **

Рис. 24. Результат детального моделирования выбранных цепей проекта печатной платы — файл отчета в формате *.rpt, открытый для просмотра при помощи текстового редактора «Блокнот»

Файл отчета также содержит информацию о дате запуска анализа и общем времени, которое занял процесс его выполнения, и общую информацию о проекте печатной платы: общее количество цепей, общее число компонентов, температура платы, характеристики интегральных схем.

На основе полученных результатов быстрого анализа и детального моделирования разработчик должен принять решение о внесении изменений в проект печатной платы, затем повторно запустить анализ, чтобы удостовериться, что выполненные изменения результативны, а произведенные действия не привели к появлению нарушений в цепях, которые ранее не имели проблем.

Мастер согласования Terminatr Wizard

Terminator Wizard можно использовать для оптимизации номиналов согласующих компонентов. Мастер самостоятельно производит подбор согласующих сопротивлений и рассчитывает оптимальное значение для согласования компонентов. Эти значения можно автоматически применить в проекте BoardSim. Terminator Wizard анализирует цепь и выдает рекомендации по улучшению качества сигналов. Если в цепи обнаруживаются значительные отражения и другие паразитные эффекты, вызванные несогласованностью сопротивлений, Terminator Wizard посоветует, какой тип согласующего сопротивления поможет преодолеть проблемы, и выдаст его параметры. Разработчик может повторить моделирование в присутствии такого виртуального сопротивления и при необходимости добавить соответствующие элементы цепи (с коррекцией топологии платы).

Запуск мастера согласования осуществляется командой основного меню Simulate SI/Optimize Termination, в результате чего будет открыто окно Select Net by Name (рис. 25). Выбор цепи для анализа выполняется в поле Current net посредством выделения ее названия левой кнопкой мыши, в результате выбранная строка будет подсвечена синим цветом. При большом количестве цепей в проекте для ускорения поиска нужной можно воспользоваться полем Filter либо выполнить сортировку цепей по имени, длине или ширине, установив переключатель в одну из позиций: Name, Length, Width в поле Sort nets by.

Рис. 25. Выбор цепи в окне Select Net by Name

После того как цепь выбрана, нажмите на кнопку ОК. Откроется окно мастера Terminator Wizard (рис. 26), в котором автоматически рассчитанные значения будут показаны в поле Terminator analysis. При этом выбранная цепь в проекте будет выделена (рис. 27). Для назначения рассчитанных значений необходимо нажать на кнопку Apply Values в верхнем правом углу окна мастера. Если закрыть окно мастера без применения значений, то проект не обновится. Если в цепи нет компонентов согласования, то кнопка Apply Values будет неактивной. В нижней части окна Terminator Wizard в поле Messages отображаются предупреждающие сообщения.

Рис. 26. Окно мастера Terminator Wizard

Рис. 27. Выбранная для анализа цепь в окне проекта печатной платы

Еще один способ запустить Terminator Wizard — нажать на кнопку Run Terminator Wizard панели инструментов BoardSim.

Нужную цепь для анализа в проекте печатной платы можно выбрать и предварительно, для чего левой кнопкой мыши следует выделить эту цепь или ее сегмент, а при помощи правой кнопки мыши вызвать контекстное меню и выбрать в нем пункт Select Net («Название цепи»). После нажатия на кнопку Run Terminator Wizard будет открыто окно Terminator Wizard.

Выбрать цепь можно и кнопкой Select Net by Name for SI Analysis панели инструментов BoardSim. В результате будет открыто окно Select Net by Name. Выберем в качестве примера в этом окне цепь STAR1 (рис. 28) и выполним ее анализ при помощи мастера Terminator Wizard. Для чего закроем окно Select Net by Name кнопкой OK и запустим мастер, нажав кнопку Run Terminator Wizard на панели инструментов BoardSim. Необходимо отметить, что перед тем как выполнить анализ, нужно всем пассивным компонентам выбранной цепи назначить значения, а микросхемам назначить модели, так как при выполнении анализа компоненты с неназначенными моделями воспринимаются как разомкнутые цепи. Сделать это можно в окне Assign Models (рис. 29), которое открывается кнопкой Select Component Models or Edit Values панели инструментов BoardSim.

Рис. 28. Выбор цепи STAR1 для анализа при помощи мастера Terminator Wizard

Рис. 29. Окно Assign Models

Результат анализа представлен на рис. 30а. По окончании работы мастера были получены следующие предупреждающие сообщения:

Driver to receiver length too long! Press Apply Values to add a series quick terminator,

которые уведомляют о том, что цепь между передатчиком и приемником слишком длинная. При этом рекомендуется добавить согласующее сопротивление.

Рис. 30. Результаты анализа цепи STAR1 при помощи мастера Terminator Wizard:
а) до согласования;
б) после согласования

Для назначения рассчитанных значений необходимо нажать на кнопку Apply Values в верхнем правом углу окна мастера. Результат анализа после согласования показан на рис. 30б. Автоматически к выводу передатчика был добавлен последовательный резистор, чьи параметры можно просмотреть на вкладке Quick Terminator окна Assign Models (рис. 31). Напомним, данное окно открывается при помощи кнопки Select Component Models or Edit Values панели инструментов BoardSim.

Рис. 31. Параметры согласующего резистора, автоматически добавленного к выводу передатчика цепи

Заключение

Пакет HyperLynx используется для устранения проблем, связанных с целостностью сигналов, перекрестными наводками и электромагнитной совместимостью, что позволяет получить корректный проект при первом же выпуске платы, устраняя необходимость повторного запуска в производство. При помощи модуля BoardSim на стадии топологического проектирования можно идентифицировать длинные цепи в физической топологии, оценить различные стратегии согласования, рассчитать оптимальные значения компонентов, получить рекомендации для трассировки платы, расположения компонентов на плате, определить требования к шинам питания и заземления и рекомендации по их расположению. Дополнительным преимуществом HyperLynx BoardSim является простота использования, делающая его настольным средством любого инженера.

1. PADS ES Suite Evaluation Guide. Mentor Graphics Corporation, 2012.
2. Кечиев Л. Н. Проектирование печатных плат для цифровой быстродействующей аппаратуры. М.: ООО «Группа ИДТ», 2007.
3. Колесникова Т. Проектирование принципиальных схем и печатных плат в программной среде Mentor Graphics PADS 9.5. Часть 8. Тепловой анализ печатных плат в HyperLynx // Технологии в электронной промышленности. 2015. № 6.

HyperLynx SI: анализ целостности сигналов

HyperLynx – программные решения для моделирования, анализа и верификации высокоскоростных печатных плат на любой стадии проектирования. HyperLynx позволяет провести анализ топологии печатной платы, найти и устранить ошибки на любых этапах разработки РЭУ. С использованием виртуального прототипирования в среде HyperLynx, от дорогостоящих физических прототипов теперь можно отказаться. Это позволит сократить цикл проектирования, снизить стоимость изделия, повысить качество и надежность.

«93% пользователей программного решения HyperLynx подтверждают, что виртуальное прототипирование в среде HyperLynx позволяет значительно сократить время на разработку и избавиться от физического прототипирования»

HyperLynx Signal Integrity (SI)

HyperLynx Signal Integrity (SI) программное решение для проведения анализа целостности сигналов при проектировании печатных плат. Благодаря высокой скорости моделирования, наличию интуитивного интерфейса и высокой точности расчетов. HyperLynx SI помогает инженерам разработчикам эффективно управлять правилами проектирования, настройкой и проверкой. Тесная интеграция на любой стадии проектирования: от схематического проектирования до окончательной проверки топологии. Быстрое и точное обнаружение ошибок, которые часто встречаются при проектировании высокоскоростных печатных плат: выбросы, звон, наводки и время стабилизации сигнала.

• Комплексная поддержка много-гигабитных каналов SERDES. HyperLynx включает расширенные функциональные возможности для проектирования, анализа и оптимизации каналов SERDES.

• Анализ DDR. Быстрый поиск нарушений в топологии печатных плат с высокоскоростными интерфейсами DDR2/3/4 и LPDDR2/3/4.

• Интегрированный полноволновый 3D-электромагнитный решатель. HyperLynx SI простой в настройке и управлении параметрами анализа (включая дифференциальные переходные отверстия).

HyperLynx — самый простой из известных мне инструментов для анализа целостности сигналов

Анализ целостности сигналов HyperLynx Signal Integrity (SI) является неотъемлемой частью при разработке современной электроники. Высокая скорость переключения в микросхемах приводят к появлению нежелательных эффектов в высокоскоростных цепях: выбросы, звон, наводки и время стабилизации сигнала. Это может привести к сбою работы печатной платы.

Разработчики печатных плат, специалисты по целостности сигналов, инженеры по разработке аппаратной части при использовании HyperLynx SI могут провести моделирование, обнаружить нарушения и внести исправления.

Графический интерфейс HyperLynx SI интуитивно понятный в использовании и не требует длительного обучения.

Основная задача HyperLynx SI помочь инженеру разработать правильно работающую топологию с первого раза, избежать дорогостоящего повторного проектирования, сохранить повторяющихся элементы топологий для последующего использования.

ВОЗМОЖНОСТИИ ПРЕИМУЩЕСТВА

• Интуитивно простой в использовании графический интерфейс позволяет быстро получить результаты моделирования.
• Высокоточный анализ импеданса, коэффициента связи и частотно-зависимых потерь.
• Учитывает эффекты вырезов в плейне, заливки областей, 3D-области.
• Оптимальная стратегия согласования с использованием помощника Terminator Wizzard.
• Встроенный анализ тайминга DDRx и LPDDRx.
• Поддержка много-гигабитных каналов SERDES, включая быстрый анализ глазковой диаграммы, моделирование S-параметров, прогнозирование частоты возникновения ошибок по битам (BER).
• Продвинутые инструменты для анализа, исследования и моделирования.
• Интеграция с полноволновым электромагнитным 3D решателем.
• Поддерживает топологии, разработанные в САПР PADS, Xpedition, Altium Designer, OrCAD, Allegro, CADSTAR.
• Программные решения HyperLynx завоевалиширокую популярность у разработчиков.

ПОЛНЫЙ НАБОР ИНСТРУМЕНТОВ ДЛЯ АНАЛИЗА ЦЕЛОСТНОСТИ СИГНАЛОВ

HyperLynx позволяет найти и исправить нарушения в топологии печатной платы на любой стадии проектирования, начиная с начальной стадии и заканчивая проведением анализа после компоновки топологии. Процесс анализа топологии такой же простой, как использование осциллографа или анализатора спектра.

ПРЕД-ТОПОЛОГИЧЕСКИЙ АНАЛИЗ

Проведение пред-топологического анализа целостности сигналов позволяет обнаружить и устранить нарушения целостности сигналов на ранних стадиях проектирования. Это позволит корректно спланировать стек слоев, оптимизировать критические цепи в топологии, подобрать оптимальную стратегию согласования, создать ограничения для трассировки до этапа компоновки топологии.

Интуитивно понятные инструменты захвата и переноса (drag&drop) элементов – это идеальный способ с первого раза получить проект без нарушений и ошибок.

• Быстрый ввод сложных межсоединений, включая микросхемы, трассы, переходные отверстия, кабели, разъемы и пассивные компоненты.
• Встроенные 2D- и 3D-решатели позволяют провести высокоточное моделирование.
• Библиотека включает обычные и IBIS-модели для проведения моделирования. Используйте инструменты для создания собственных моделей на основании информации из описания компонентов.
• Визуальный редактор IBIS-моделей позволяет проверять/редактировать IBIS модели включая автоматический иерархический синтаксис.
• Легкое и быстрое создание моделей HSPICE, ELDO, IBIS-AMI, AMS, S-параметров и IBIS.
• Начните с нуля или воспользуйтесь готовыми комплектами для разработки PCI Express, DDRx, SATA и ПЛИС.
• HyperLynx Fast Eye позволяет с высокой точностью и скоростью прогнозировать частоту возникновения ошибок по битам последовательного интерфейса (BER), битовые последовательности для наихудшего случая и анализ глазковой диаграммы.
• Мастер настроек DDR Wizard поможет провести полное исследование разрабатываемого проекта.

ПОСТ-ТОПОЛОГИЧЕСКАЯ ВЕРИФИКАЦИЯ

Проведение пост-топологического анализа целостности сигналов позволяет провести анализ целостности сигналов и тайминга на трех важных этапах проектирования: после размещения компонентов в топологии, после трассировки критических цепей и после трассировки всей платы.

• Моделирование в пакетном режиме автоматически сканирует цепи на всей топологии печатной платы, отображая наиболее критические цепи.
• Интерактивный анализ позволяет проанализировать проблемные цепи, которые были обнаружены при моделировании в пакетном режиме.
• Мастер согласования Terminator Wizard позволяет добавлять согласующие элементы и проводить анализ в режиме реального времени.
• Точное прогнозирование формы сигнала перекрестных искажений для любой трассы топологии, отображение нарушений пороговых значений перекрестных помех.
• Мощный и легкий в использовании анализ мульти-топологий, включая поддержку EBD моделей и моделей разъемов.
• Мастер DDRx позволяет полностью верифицировать высокоскоростные интерфейсы памяти DDRx и LPDDRx, включая тайминг.
• Интеграция с полноволновым электромагнитным 3D-решателем позволяет извлекать и анализировать сложные комплексные топологии (например, наводки из-за зазоров, электромагнитные искажения).

ПОДДЕРЖКА ТОПОЛОГИЙ ПЕЧАНЫХ ПЛАТ

• Mentor Graphics PADS Layout, Xpedition и Board Station.
• Altium Designer и P-CAD.
• Cadence Allegro и OrCAD Layout.
• Zuken CADStar, Visula, CR3000/5000 PWS или Board Designer.

Описание HyperLynx SI: скачать